GRENOBLE, PRANCIS – Media OutReach – Teledyne e2v hari ini mengumumkan opsi EV12AQ600/5 mendatang dengan kunci lisensi terintegrasi untuk penggunaan langsung pasca-pemrosesan ADX4 baru yang dikembangkan oleh SP Devices, algoritme perusahaan Teledyne Group.

IP Suppression Palsu ADX4 secara dinamis menekan komponen frekuensi palsu yang disebabkan oleh gain, offset, dan ketidaksesuaian fase antara empat inti ADC. Interleaving waktu adalah pendekatan arsitektur yang andal untuk meningkatkan laju pengambilan sampel ADC. Namun, pada resolusi di atas 10 bit dan dalam aplikasi pita lebar, kalibrasi sangat menantang untuk menghindari distorsi spektral.

Untuk EV12AQ600/5, interleaving waktu dari empat inti meningkatkan laju pengambilan sampel dari 1,6 menjadi 6,4 GS/s. Kesalahan ketidakcocokan antara inti ADC mengurangi kinerja bebas palsu. ADX4 memberikan peningkatan rentang dinamis bebas palsu (SFDR) hingga 10 dB. Peningkatan ini terutama terlihat pada aplikasi broadband karena tidak memerlukan perubahan desain perangkat keras. Pengguna dapat dengan mudah memprogram modul kode ADX4 ke dalam FPGA pasca-pemrosesan, bahkan di lokasi kerja.

Tentang interleaving waktu ADC

Konverter data resolusi tinggi berkembang pesat untuk mencapai bandwidth instan yang lebih luas. Cara sederhana secara teoritis untuk mencapai tingkat sampel yang lebih tinggi adalah dengan menerapkan interleaving waktu ke kernel yang ada. Beberapa inti ADC di-clock pada fase berbeda dari jam pengambilan sampel umum, memungkinkan kepadatan sampel sinyal yang lebih tinggi. Kepadatan pengambilan sampel yang meningkat ini memberikan ekstensi kinerja yang berguna dan bekerja dengan baik dengan resolusi hingga 8 bit. Pencocokan lintas-inti relatif lebih mudah dikelola dengan kalibrasi sinyal campuran standar dan skema tata letak sirkuit.

Untuk resolusi 10-bit ke atas, terutama yang bekerja dalam kisaran gigahertz, semakin sulit untuk memastikan kecocokan. Akibatnya, artefak pengambilan sampel muncul yang menyebabkan distorsi dan membatasi kinerja dinamis pengukuran. Kesalahan ketidakcocokan frekuensi tinggi ini sulit untuk dikurangi di dunia desain analog. Oleh karena itu, untuk ADC interleaved waktu 6,4 GS/s, pencocokan fase inti-silang 12 fs yang lebih baik diperlukan untuk mencapai SNR 72 dB (maksimum teoretis 12 bit) pada sinyal input 3 GHz.

Untungnya, biaya sumber daya DSP telah turun secara signifikan selama dua dekade terakhir, dan pendekatan algoritmik untuk memacu pengurangan sekarang layak secara ekonomi. Teledyne SP Devices memiliki pengalaman dalam desain dan pembuatan digitizer berkecepatan ultra-tinggi beresolusi tinggi, dengan pengalaman dan keahlian puluhan tahun dalam konverter diskrit canggih.

Tidak seperti kalibrasi multi-point atau single, koreksi kesalahan digital ADX4 memberikan penekanan taji karena kesalahan bervariasi dengan frekuensi, sehingga taji aliasing yang tidak diinginkan ditekan ke dasar kebisingan.

Menerapkan ADX4

Mendapatkan ADX4 Dynamic Boost sangat mudah. Dengan rantai pasokan yang diperlukan, pelanggan cukup memindahkan pesanan ke opsi -ADX4 pada perangkat EV12AQ600/5. Selain itu, mereka perlu menambahkan modul ADX4 ke beban kode FPGA Xilinx. Pekerjaan selesai.

Ketersediaan ADX4

Daftar komponen berikut menunjukkan opsi EV12AQ600/5 yang saat ini tersedia dengan kunci lisensi ADX4. Pelanggan yang mempertimbangkan pengoperasian mode saluran ganda dapat menghubungi Teledyne e2v secara langsung untuk ketersediaan opsi kunci lisensi ADX2 di masa mendatang.

Tautan bermanfaat:
Teledyne e2v EV12AQ600/5-ADX4 datasheet
Teledyne e2v EV12AQ600/5 product page
Video link: Memahami Koreksi Kesalahan Ketidakcocokan ADC Interleaved Waktu EV12AQ600